日期：2009-08-04 来源：

　　日前，Cadence公司宣布，将推出支持28纳米工艺节点的设计解决方案，包括设计收敛、低功耗、可制造性设计、混合信号与签收技术，以及系统级封装设计技术，已经融入台湾积体电路制造股份有限公司(以下简称台积电) 设计参考流程10.0版中。Cadence公司的RTL-to-GDSII设计功能让设计人员能够针对晶圆厂最先进工艺节点，产出高良率、具备功耗效益的设计。

　　“针对新工艺节点的设计，设计参考流程10.0版扮演关键角色。”台积电设计建构行销处资深处长庄少特表示：“在我们将推进到28纳米工艺节点设计的时刻,透过与Cadence公司之间的密切合作能确保所需EDA五金|工具能及早完备。” 

　　“迎接当今严苛设计挑战所提出的最佳解决方案，以及开发领先未来所需的解决方案，需要不断的创新，并保持与客户以及伙伴之间的密切合作。”Cadence公司数字设计实现研发副总裁徐季平博士表示：“与台积电并肩合作，帮助确保我们在低功耗、混合信号、集成的可制造性设计、先进工艺节点以及签收 技术方面的领先地位，也使Cadence公司能够从RTL到最终晶片量产的过程中，提供完善而且可预测的解决方案。”

　　可制造性设计、数字实现与分析

　　设计参考流程10.0版关键贡献之一，就是业界首创的library cell与SoC设计context-aware的电气分析。运用屡获嘉奖的Cadence Litho Electrical Analyzer (LEA)，让设计人员能够在考量电性的影响下调整元件资料库(library cells)，进而精准地针对电压应力影响(electrical stress effects) 建立模型，提高设计品质。此外，阶层式Litho Physical Analyzer (LPA)可以针对纳米设计的物理制造可能性，产生快速分析。这两项独家可制造性设计功能整合到Encounter 数字实现系统(Digital Implementation System)中，并在早期设计阶段就能够识别、分析与修补制造过程中可能产生的问题。

　　针对台积电参考设计流程 10.0版，Cadence公司推出的其他减少变异的技术包括统计性静态时序分析(SSTA)、布局最佳化、先进时钟树（Clock Tree）分析以及晶片变异分析。由于Cadence公司针对多核运算平台提供一贯化的支援，加快技术臻于成熟的速度。

　　为了大幅提高设计人员生产力并缩短上市时间，Cadence公司以Cadence NanoRoute Router基础，提供众多其他可制造性设计技术，包括电路图实体缺陷分析(physical defect analysis)、虚拟CMP热点分析、显影工艺检查、先进制程建模，以及substrate杂讯分析。这些功能全都完善地整合到Encounter数字实现系统中，实现最佳化与签收之间的最密切关联。

　　先进的低功耗设计

　　Cadence公司在两年多前就推出了自己的低功耗设计解决方案(Low-Power Design Solution)，并直接将自家的各项功能融入到台积电设计参考流程8.0版 中。此后，Cadence公司更进一步更新低功耗解决方案纳入全新功能，包括阶层化、支援Si2 Common Power Format (CPF)的支援脉波拴锁电路（pulsed latch），以及dual-flop解决方案。Cadence公司低功耗解决方案也完善整合到Encounter 数字实现系统中，为低功耗设计工作提供更具成本竞争效益，以及方便好用的设计环境。

　　台积电参考设计流程 10.0版中Cadence公司所提供的技术：

　　·Encounter Digital Implementation System (EDI System)

　　·Cadence Low-Power Solution

　　·Encounter RTL Compiler

　　·Encounter Test 

　　·Encounter Conformal (Low Power, Constraint Designer, LEC)

　　·First Encounter Silicon Virtual Prototyping

　　·NanoRoute Router

　　·Encounter Timing System (with CeltIC NDC) 

　　·Encounter Power System

　　·QRC Extraction

　　·Encounter Library Characte